Local APIC je jiste dulezity, ale ne nezbytny pro MP. Da se to i emulovat softwaerove, ale mnohem dulezitejsi je, ze vice CPU na jedne sbernici se musi nejak o tu sbernici podelit. A k tomu slouzi dalsi signaly, ktery nemusej vubec byt na sbernici klasicky P4 vyvedeny (ale nevim, to jsem nezkoumal, a to byl treba pripad zminovanyho Celeronu ve slot1 provedeni), nebo nemusi byt jejich funkce v cipu aktivovana (to je pripad FC-PGA Celeronu). Krome sdileni preruseni, je podle mne mnohem nutnejsi zajistit sdileni RAM a synchonizace CACHE. Nedovedu si predstavit, jak by to mohlo fungovat, kdyby jeden CPU neco zmenil ve "svy" L2 Cache a ten druhy makal na necem ze "svy" L2 cache, pricemz adresa dat by sice byla stejna, ale obsah uplne jiny, to by asi nebyl moc dobry SMP, takze mnohem dulezitejsi nez APIC jsou obvody pro zajisteni techto funkci, a ty jsou realizovany jak na urovni chipsetu, tak na urovni vnitrni logiky CPU (narozdil napr. od CPU AMD, kde je to takrka kompletne ponechany na chipsetu, kazdej CPU ma svuj vlastni bus, a o tom druhym CPU ani nevi).
Zdar, a silu Vam preje RaStr.
if(document.layers){document.captureEvents(Event.MOUSEUP);}document.onmouseup=PrxOMUp;
