Intel Itanium 2: Co to vlastně ten Madison je?

To se uz na Zive pisou clanky metodou Ctrl+C Ctrl+V? Co si vymysli priste, tycinky v cokolade?

Ale nezamlouvejme to - hlavni je, ze se vlk nazral a koza zustala cela

v prvni tabulce neni udaj u poctu tranzistoru u itania(1).

Itanium(1) ma 25 milionu tranzistoru, ovsem je to udaj bez L3 cache (protoze v pripade Itania(1) nebyla L3 cache umistena na stejnem chipu jako procesor, byla tzv off-die)

Tohle číslo vím, děkuji, ovšem chybí mi údaj za L3 cache (tj. za ty dva nebo čtyři obvody), které jsou součástí pouzdra.

jeden kus (1MB) ma 75milionu tranzistoru, tedy cele Itanium s 4MB L3 cache by melo mit 325 milionu tranzistoru ...

Možná se ptám blbě, ale k čemu je dobrá L cache ?

a) u L1 je to jasné - tok dat se dělí na instrukce a data a každá z těchto dvou složek se ukládá zvlášť, aby se s ní líp pracovalo. Jak je taktovaná je taky celkem jasné - míň než takt jádra by zpomalovalo CPU, víc než takt jádra nejde (protože kdyby šlo, zvedne se i takt jádra).

b) využití L2 je k tomu, aby se do CPU dostávaly včas data která potřebuje - např. kus kódu který se stále opakuje (opakované procházení _malou_ smyčkou, dalšá byty z tabulky apod.

c) využití L3 je dobré k tomu, aby data která se do L2 nevejsou nemusela putovat "pomalou" cestou z RAM (velké cykly, velké kusy kódu, velké tabulky apod.)
Pokud je ale tato cache taktovaná podle jádra, ztrácí IMHO L2 cache smysl.

No ona ta cache sice bezi na frekvenci jadra ale presto par taktu trva, nez vybavi data. A cim vetsi, tim pomalejsi. T.j. neco jako L1 - 3 takty, L2 - 10 taktu, L3 - 50 taktu, hlavni pamet - 500 taktu.

To je s prominutím pěkná blbost.

Dejme tomu že máme CPU na taktu 1,5 GHz (400 MHz FSB). Pak trvá jeden takt 0,67 ns. A dejme tomu že vybavení v L1 cache trvá 3 takty - tedy ns.

podle vašich představ by pak doba vybavení byla :
L1 - 2ns
L2 - 6,7 ns
L3 - 33 ns
a nakonec
RAM - 333 ns

Kdyby toto byla pravda, těžko by se dalo psát, že L3 běží na taktu jádra. A kromě toho jsou použity DDR paměti taktované na 400 MHz - tedy s taktem 2.5 ns. To by byla cache L3 13x pomalejší než RAM - a to jaksi nedává smysl ..

P.S. Uznávám že tyto odhady jsou mírně zcestné, protože plný takt DDR se dá využít jen teoreticky a jen při blokových přenosech .. ale tady zase znovu vyplouvá na povrch otázka k čemu jsou v hierarchii dvě úrovně cache se stejnou rychlostí ...

vysvetlil princip a cisla jen dal jako priklad, aby to bylo jasne

a krome toho se tam nepise, jakou sbernici ty jednotlive cache maji