TSMC na včerejším technologickém sympoziu odhalilo nový „2nm“ výrobní proces N2. Tchajwanská společnost, na níž dnes závisí nejvýkonnější čipy v počítačích, serverech i mobilech, jej chce ve velkém začít používat v roce 2025. Ještě před tím ji však čeká několik zastávek.
Letos dorazí proces N4, drobná evoluce N5 zvyšující o 6 % počet tranzistorů na jednotku plochy. Ten jako první zřejmě využije Apple u čipů A16 a M2 Pro/Max nebo AMD u API Phoenix Point. Příští rok na něj naváže N4P se stejnou denzitou, ale vyšším výkonem, případně nižší spotřebou. Vedle něj ale TSMC chystá jen variantu N4X pro ještě výkonnější čipy, u kterých se nebude hledět na spotřebu.
Ještě složitější bude třída 3nm procesů. Ve druhé polovině roku chce TSMC rozjet litografii zvanou N3. Ta oproti N5 přinese o 70 % vyšší denzitu a k tomu o 15 % vyšší výkon při stejné spotřebě, nebo o 30 % nižší spotřebu při stejném výkonu.
V dalších dvou letech ale přijdou další čtyři varianty. Jako první to bude N3E, který má o trochu nižší hustotu tranzistorů, ale umožňuje dosáhnout vyššího výkonu, případně nižší spotřeby než N3. Pak ale přijde N3S zaměřený právě na denzitu, N3X pro co nejvyšší výkon a N3P, který má být univerzálním nástupcem N3, zkrátka vylepšenou novou generací. Jak konkrétně se ale bude lišit hustota, výkon nebo spotřeba, to zatím nevíme.
Přechod na nové tranzistory
A až v roce 2025 přijde zmiňovaný proces N2. O něm zatím máme také jen mlhavé představy. Podle TSMC se podaří navýšit výkon oproti N3E o 15 %, případně při zachování výkonu bude možné dosáhnout až o 30 % nižší spotřeby. Jak to ale bude s denzitou?
Některá zahraniční média píšou, že oproti N3E se posune jen o 10 %. To ale není přesné. Zatímco v případě jiných srovnání se bavíme o hustotě logických obvodů, oněch „+ 10 %“ se týká hustoty celého čipu, který TSMC definuje tak, že 50 % obvodů je logických, 30 % paměťových (SRAM) a 20 % analogových.
Druhé dvě ale hůře škálují a neumí z nových procesů tolik těžit. Jenže nevíme, jaká omezení u nich platí pro proces N2, a tak ani nemůžeme určit, jak na tom TSMC bude u 2nm výroby u logických obvodů. Nárůst denzity by u nich ale měl být vyšší než desetiprocentní.
| Proces |
Denzita |
Výkon |
Spotřeba |
Sériová výroba |
| N7 (DUV) |
+70 % oproti 16FF+ |
+30 % oproti 16FF+ |
−60 % oproti 16FF+ |
Q2 2018 |
| N7P (DUV) |
jako N7 |
+7 % oproti N7 |
−10 % oproti N7 |
? 2019 |
| N7+ (EUV) |
+17 % oproti N7 |
+10 % oproti N7 |
−15 % oproti N7 |
Q2 2019 |
| N6 |
+18 % oproti N7 |
jako N7 |
jako N7 |
Q1 2020 |
| N5 |
+80 % oproti N7 |
+15 % oproti N7 |
−30 % oproti N7 |
Q2 2020 |
| N5P |
jako N5 |
+7 % oproti N5 |
−10 % oproti N5 |
? 2021 |
| N4 |
+6 % oproti N5 |
jako N5 |
jako N5 |
? 2022 |
| N4P |
+6 % oproti N5 |
+ 11 % oproti N5 |
−22 % oproti N5 |
? 2023 |
| N4X |
? |
+ 15 % oproti N5 |
? |
? 2023 |
| N3 |
+70 % oproti N5 |
+15 % oproti N5 |
−30 % oproti N5 |
H2 2022 |
| N3E |
+60 % oproti N5 |
+18 % oproti N5 |
−34 % oproti N5 |
Q2 2023 |
| N3P |
? |
? |
? |
? 2024 |
| N3S |
? |
? |
? |
? 2024 |
| N3X |
? |
? |
? |
? 2024 |
| N2 |
? |
+15 % oproti N3E |
−30 % oproti N3E |
? 2025 |
Proces N2 bude ale zajímavý i z jiného hlediska. TSMC u něj po letech opět nasadí nový typ transitoru, který firma nazývá nanosheet nebo GAAFET (gate-all-around field-effect transistors) a který má opět snížit úniky proudu procházející kanály.
Zatímco u planárních tranzistorů se hradla dotýkala kanálů jen z jedné (vrchní strany), u FinFETů už zasahovala i do obou boků. Až u GAA ale hradla obklopí kanály ze všech čtyř stran. FinFETy skládaly kanály vedle sebe horizontálně, GAA je budou vrstvit nad sebou. Takové tranzistory se mohou zmenšit, takže se efektivněji využije plocha křemíkového waferu. Na GAA plánuje přejít celá polovodičová trojka, každá společnost ale tranzistory nazývá jinak (a jsou mezi nimi drobné rozdíly): GAAFET (TSMC), MBCFET (Samsung) a RibbonFET (Intel).
Evoluce tranzistorů podle Samsungu
Samsung plánuje MBCFET nasadit už letos u první generace jeho 3nm procesu zvaného 3GAE. Intel s RibbonFETy počítá pro rok 2024 u procesu 20A (podle starších roadmap označený jako 5nm).
Zdroj: TSMC, Anandtech (1, 2)
